Intel, 45 nm프로세서 차기 CPU 「Penryn」 상세 공개

Intel, 45 nm프로세서 차기 CPU 「Penryn」 상세 공개

 

    3월 29일(일본 시간) 공개  

　미 Intel 은 29일(일본 시간), 45 nm프로세스로 제조된 차기 CPU 「Penryn(펜린)」패밀리를 상세히 공개했다. 도내에서 열린 전화 회의에서 Stephen L Smith(Intel Vice President, Director, Digital Enterprise Group Operations)가 CPU에 대해 상세히 소개했다.

　Penryn은 현행의 Core 2 시리즈의 후계가 되는 CPU. 현행의 Core 2와 같이 Core 마이크로 아키텍쳐를 베이스로 캐쉬 용량을 6MB(듀얼코어)로 늘려 새로운 인스트럭션 셋 「SSE4」를 포함한다.

　제조 프로세스는 x86 CPU로서 첫45 nm프로세스를 채용. 트랜지스터 카운트는 4억 1,000만개로, die size는 107평방 mm. 65 nm프로세스의 Merom과 비교해 면적이25% 적어져서 제조 제품 비율의 향상을 꾀했다.

　또, 게이트 절연막에 High-k+메탈 게이트를 채용해 트랜지스터의 스위칭 속도를 약20% 향상시키면서 스위칭에 걸리는 전력을30% 삭감할 수 있다고 한다. 이 결과 3 GHz를 넘는 동작 클럭을 실현했다고 한다.

   


Penryn 패밀리로부터는 Core 마이크로 아키텍쳐의 몇개의 확장도 행한다.

　1번째는 「Wide Dynamic Execution」의 확장으로 「Radix 16」이라고 불리는 기술을 포함하는 것으로 디바이타 속도를 약 2배로 높여 인스트럭션의 디코드 및 실행에 걸리는 클럭을 삭감해 부동 소수점 및 정수 연산 속도의 향상을 꾀한다. 또, 하드웨어 개량으로 가상 머신의 성능이25%~75% 성능이 향상한다고 한다.

　2번째는 「Advanced Smart Cache」의 증감으로 용량이 종래의 4 MB에서 6 MB가 되어50% 증가 되고 있다. 데이터를 효율적으로 캐쉬에 모으고 붐비는 것으로 성능의 향상을 꾀한다.

　3번째는 「Smart Memory Access」로 메모리로부터 L2캐쉬 및 L1캐쉬에의 로드의 순서를 최적화하는 것으로 지연시간 줄이고 동시에 FSB의 향상에 의해 전송 속도를 향상시킨다.

　4번째는 「SSE4」인스트럭션의 포함으로 디지털 미디어 및 3D그래픽에서의 처리 속도의 향상을 꾀한다. 또, 「Super Shuffle Engine」을 새롭게 포함해 SSE 데이터 포맷의 조작을 최적화하는 것으로 실행에 걸리는 지연시간을 줄임. 또, 128 bit 인스트럭션을 1 클럭으로 실행 가능. 이것들에 의해 SSE2/3/4 인스트럭션을 종래의 약 2배의 속도로 실행할 수 있다고 한다.

　덧붙여 SSE4에 대해서는 현재 소프트웨어 벤더와 긴밀히 협력하고 있어 컴파일러의 최적화로 대응을 해 나간다고 한다.

　마지막으로 5번째 특징은 모바일 전용의 「Deep Power Down」와「Enhanced Dynamic Acceleration」의 포함. 전자는 코어 클럭 내부 PLL, L1캐쉬, L2캐쉬를 모두 OFF로 하는 것으로 아이들시의 소비 전력을 최소한으로 억제하는 기능으로 배터리 구동 시간의 연장을 꾀한다.

　후자는 싱글스레드의 어플리케이션 실행시 다른 한쪽의 코어를 OFF로 해서 다른 한쪽의 코어를 TDP 범위 내에서 오버 클럭 시키는 것으로 싱글스레드의 실행 성능을 향상시키는 기능으로 모바일 PC로 게임의 실행 속도 등을 향상시킨다.

Penryn 패밀리는 모바일, 데스크탑, 서버 3개의 분야에서 전개된다. 각각의 플랫폼 키포인트를 정리하면 아래와 같다.

모바일
·6 MB의 L2캐쉬
·Deep Power Down
·Enhanced Dynamic Acceleration

데스크탑
·3 GHz초과의 동작 클럭
·쿼드코어 12 MB의 L2캐쉬
·TDP는 듀얼코어로 65 W, 쿼드코어로 95/130W

서버
·소켓 호환성
·FSB는 최고 1.6GHz
·TDP는 듀얼코어로 40/65/80 W, 쿼드코어로 50/80/120W

　Penryn 패밀리는 2007년 2/4분기부터 출하 개시될 전망. 브랜드명은 계속해 Core 2를 이용한다.

● 차기 「Nehalem(네할렘)」에서는 가상 마르치스렛딘그(?)를 다시 유효하게

　Intel은 최근 2년마다 프로세스를 갱신하고 있어 45 nm프로세스 세대로는 Penryn 외에 Nehalem이라고 하는 프로세서도 2008년에 예정되어 있다.

　Nehalem에서는 새로운 마이크로 아키텍쳐를 채용해 32 nm프로세스를 채용하는 CPU의 아키텍쳐의 기반이 된다.

　Nehalem는 Intel 에서는 처음으로 용도에 맞추어 구성을 변경 가능한 아키텍쳐를 채용한다. AMD의 「빌딩 블록」을 닮은 어프로치로 다른 시장의 요구에 맞추어 구성을 바꿀 수 있다. 예를 들면, 모바일에서는 파워 매니지먼트를 중시한 구성, 데스크탑에서는 퍼포먼스를 중시한 구성, 서버에서는 작업의 부담량에 중시한 구성으로 변경할 수 있다.

   

또, Core 마이크로 아키텍쳐를 베이스로 한 CPU로서는 처음으로 Hyper-Threading와 같은 가상 마르치스렛딘그(?) 기능에 대응. 이것에 의해 1 코어로 2 thread를 가상적으로 동시 실행할 수 있게 된다. Nehalem에서는 최대 8 코어까지 탑재 가능하기 때문에 16 thread를 실행할 수 있게 된다.

　시스템 레벨에서는 공유 L2캐쉬를 한층 더 강화해 실행 유닛의 근처에 배치하는 것으로 성능의 최적화를 꾀한다. 또, 성능과 파워 매니지먼트의 강화도 꾀한다.

　또, CPU 내부에 새롭게 초고속인 시리얼인터커넥트 추가한다. 시장 세그먼트(segment) 마다 시리얼인터커넥트 수는 바뀌지만 1~4개 정도가 된다고 한다.

　시리얼인터커넥트에는 메모리콘트롤러를 연결할 수 있어 버스를 단축시키는 것으로 K8와 같이 메모리 접근 성능 향상을 꾀한다. 또, 접속하는 메모리콘트롤러는 가변성을 위해 시장 세그먼트(segment) 마다 다른 메모리에도 대응할 수 있다고 한다.

　또한, 이 시리얼인터커넥트에 접속하는 그래픽 기능도 옵션으로 준비된다. 이것에 의해 서버나 모바일 용도에서 그래픽 기능의 실현이 보다 용이하게 된다고 한다.

 

 (2007년 3월 29일)

[Reported by ryu@impress.co.jp]

원본출처 :  http://pc.watch.impress.co.jp/docs/2007/0329/intel.htm